Full metadata record
DC poleHodnotaJazyk
dc.contributor.advisorPinker, Jiří
dc.contributor.authorPaločko, Lukáš
dc.contributor.refereeKostka, František
dc.date.accepted2012-05-31
dc.date.accessioned2013-06-19T06:47:55Z-
dc.date.available2011-10-17cs
dc.date.available2013-06-19T06:47:55Z-
dc.date.issued2012
dc.date.submitted2012-05-11
dc.identifier47271
dc.identifier.urihttp://hdl.handle.net/11025/2353
dc.description.abstractDiplomová práca prezentuje návrh jadra RISC procesoru pre výukové účely. Cieľom bolo navrhnúť a implementovať 8-bitový mikroprocesor RISC do jazyka VHDL. Realizácia kládla vysoký dôraz na možnosti následného zapracovania do výukových procesov. Navrhnutá inštrukčnú sada je založená na inštrukčnej sade THUMB a optimalizovaná pre 5-stupňovú zreťazenú linku. Práca taktiež predkladá analýzu 3 a 5-stupňovej zreťazenej linky v náväznosti na pokročilejšie architektúry zreťazených liniek. Dôležitá časť práce pozostávala z navrhnutia techniky pre vizualizáciu vnútorných signálov, ktorá je podporov pre hardwarový prípravok.cs
dc.format58s (80 607 znakov)cs
dc.format.mimetypeapplication/pdf
dc.language.isosksk
dc.publisherZápadočeská univerzita v Plznics
dc.rightsPlný text práce je přístupný bez omezení.cs
dc.subjectRISCcs
dc.subjectmikroprocesorcs
dc.subjectzreťazená linkacs
dc.subjectsuperzreťazená linkacs
dc.subjectsuperskalárna zreťazená linkacs
dc.subjectinštrukčná sadacs
dc.titleNávrh jádra RISC procesoru pro výukové účelycs
dc.title.alternativeThe design of a RISC-processor core for teaching purposesen
dc.typediplomová prácecs
dc.thesis.degree-nameIng.cs
dc.thesis.degree-levelNavazujícícs
dc.thesis.degree-grantorZápadočeská univerzita v Plzni. Fakulta elektrotechnickács
dc.description.departmentKatedra aplikované elektroniky a telekomunikacícs
dc.thesis.degree-programElektrotechnika a informatikacs
dc.description.resultObhájenocs
dc.rights.accessopenAccessen
dc.description.abstract-translatedThe master thesis presents the design of a RISC-processor core for teaching purposes. The aim of this project was to design and implement an 8-bit RISC microprocessor in the VHDL language. The implementation has been developed with regard to the teaching purposes. The developed instruction set is based on a THUMB Instruction Set and optimized for a 5-stage pipeline. The evolution of the pipeline from a 3-stage pipeline to the Superpipeline and Superscalar technique is discussed. An important part of the task - visualization of internal signals ? has been tailored to the hardware support available on the Development and Education Board which has been selected for this purpose.en
dc.subject.translatedRISCen
dc.subject.translatedmicroprocessoren
dc.subject.translatedpipelineen
dc.subject.translatedsuperpipelineen
dc.subject.translatedsuperscalaren
dc.subject.translatedinstruction seten
Vyskytuje se v kolekcích:Diplomové práce / Theses (KAE)

Soubory připojené k záznamu:
Soubor Popis VelikostFormát 
DP_palocko_2012.pdfPlný text práce4,13 MBAdobe PDFZobrazit/otevřít
047271_vedouci.pdfPosudek vedoucího práce368,14 kBAdobe PDFZobrazit/otevřít
Palocko.pdfPosudek oponenta práce757,24 kBAdobe PDFZobrazit/otevřít
047271_hodnoceni.pdfPrůběh obhajoby práce98,68 kBAdobe PDFZobrazit/otevřít
Zobrazit minimální záznam Zobrazit statistiky


Použijte tento identifikátor k citaci nebo jako odkaz na tento záznam: http://hdl.handle.net/11025/2353

Všechny záznamy v DSpace jsou chráněny autorskými právy, všechna práva vyhrazena.

hledání
navigace
  1. DSpace at University of West Bohemia
  2. Vysokoškolské kvalifikační práce / Theses
  3. Fakulta elektrotechnická / Faculty of Electrical Engineering
  4. Katedra aplikované elektroniky a telekomunikací / Department of Applied Electronics and Telecommunications
  5. Diplomové práce / Theses (KAE)