Full metadata record
| DC pole | Hodnota | Jazyk |
|---|---|---|
| dc.contributor.author | Háze, Jiří | |
| dc.contributor.author | Kledrowetz, Vilém | |
| dc.contributor.author | Vrba, Radimír | |
| dc.contributor.editor | Pihera, Josef | |
| dc.contributor.editor | Steiner, František | |
| dc.date.accessioned | 2012-10-08T11:48:03Z | |
| dc.date.available | 2012-10-08T11:48:03Z | |
| dc.date.issued | 2008 | |
| dc.identifier.citation | Electroscope. 2008, Konference EDS 2008. | cs |
| dc.identifier.citation | EDS '08 IMAPS CS International Conference Proceedings. Brno, VUT v Brně, 2008. | cs |
| dc.identifier.isbn | 978-80-214-3717-3 | |
| dc.identifier.issn | 1802-4564 | |
| dc.identifier.uri | http://147.228.94.30/images/PDF/Rocnik2008/EDS_2008/haze1.pdf | |
| dc.identifier.uri | http://hdl.handle.net/11025/518 | |
| dc.description.abstract | Příspěvek se zabývá návrhem a ověřením funkce simulací tzv. násobícího převodníku DA (MDAC). Tento převodník je základním blokem každého řetězového převodníku. Násobící převodník DA je obvykle realizován s využitím techniky spínaných kapacitou (SC). Rozlišení je nejběžněji 1,5 bitu, ale může být i vyšší. Tato práce popisuje návrh 1,5 a 2,5 bitové struktury MDAC a porovnává jejich výhody a nevýhody. Celý návrh byl proveden v návrhovém prostředí Cadence v technologii CMOS 0.7 μm. | cs |
| dc.format | 4 s. | cs |
| dc.format.mimetype | application/pdf | |
| dc.language.iso | en | en |
| dc.publisher | Západočeská univerzita v Plzni, Fakulta elektrotechnická | cs |
| dc.relation.ispartofseries | Electroscope | cs |
| dc.rights | Copyright © 2007-2010 Electroscope. All Rights Reserved. | en |
| dc.subject | operační zesilovače | cs |
| dc.subject | násobící analogově digitální převodníky | cs |
| dc.title | Design of the 1.5 and 2.5 Bit MDAC - application opportunities | en |
| dc.type | článek | cs |
| dc.type | konferenční příspěvek | cs |
| dc.type | article | en |
| dc.type | conferenceObject | en |
| dc.rights.access | openAccess | en |
| dc.type.version | publishedVersion | en |
| dc.description.abstract-translated | The paper presents design and simulation of the most important stage in pipelined analog-to-digital converter (ADC) so-called multiplying digital-to-analog converter (MDAC). The MDAC with 1,5 and 2,5 bit of resolution were designed using CMOS 0.7 μm technology. The both types of MDAC were compared and the results are also presented. All stages were proposed utilizing Cadence design software. | en |
| dc.subject.translated | operational amplifiers | en |
| dc.subject.translated | multiplying digital-to-analog converter | en |
| dc.type.status | Peer-reviewed | en |
| Vyskytuje se v kolekcích: | 2008 Konference EDS 2008 (2008) | |
Soubory připojené k záznamu:
| Soubor | Popis | Velikost | Formát | |
|---|---|---|---|---|
| haze1.pdf | 187,21 kB | Adobe PDF | Zobrazit/otevřít |
Použijte tento identifikátor k citaci nebo jako odkaz na tento záznam:
http://hdl.handle.net/11025/518Všechny záznamy v DSpace jsou chráněny autorskými právy, všechna práva vyhrazena.