Full metadata record
DC poleHodnotaJazyk
dc.contributor.advisorDudáček, Karel
dc.contributor.authorVýškrabka, Lukáš
dc.contributor.refereeVavřička, Vlastimil
dc.date.accepted2013-06-06
dc.date.accessioned2014-02-06T12:43:41Z
dc.date.available2012-10-15cs
dc.date.available2014-02-06T12:43:41Z
dc.date.issued2013
dc.date.submitted2013-05-10
dc.identifier52830
dc.identifier.urihttp://hdl.handle.net/11025/8666
dc.description.abstractTato práce poskytuje informace o rozhraní JTAG, jeho vlastnostech a s ním spojené Boundary-Scan architektuře. Popisuje, proč bylo toto rozhraní vytvořeno, jaká vznikla norma a kdo se na jejím vzniku podílel. Jedna z částí se zabývá použitím tohoto rozhraní - kde se využívá a jaké registry a instrukce vyžaduje. Jedním z cílů této práce je návrh a implementace vlastního JTAG analyzátoru. Návrh je simulován v simulátoru ModelSim a následně implementován v programovatelném hradlovém poli (FPGA).cs
dc.format44 s.cs
dc.format.mimetypeapplication/pdf
dc.language.isocscs
dc.publisherZápadočeská univerzita v Plznics
dc.rightsPlný text práce je přístupný bez omezení.cs
dc.subjecttestovánícs
dc.subjectprůmyslový standardcs
dc.subjectJTagcs
dc.subjectJTag analyzátorcs
dc.subjectboundary-scan architekturacs
dc.subjectModelSimcs
dc.subjectFPGAcs
dc.titleAnalyzátor rozhranní JTAGcs
dc.title.alternativeJTAG Analyseren
dc.typebakalářská prácecs
dc.thesis.degree-nameBc.cs
dc.thesis.degree-levelBakalářskýcs
dc.thesis.degree-grantorZápadočeská univerzita v Plzni. Fakulta aplikovaných vědcs
dc.description.departmentKatedra informatiky a výpočetní technikycs
dc.thesis.degree-programInženýrská informatikacs
dc.description.resultObhájenocs
dc.rights.accessopenAccessen
dc.description.abstract-translatedThis work provides information about JTAG interface, its properties and Boundary-Scan architecture. It describes why the interface was created and who participated in it. One of the parts deals with usage of this interface - where it is used and which registers and instructions are required. This work also shows how it is possible to design and implement own JTAG analyser. Design is simulated by ModelSim simulator and then implemented in field programmable gate array (FPGA).en
dc.subject.translateddebugen
dc.subject.translatedindustry standarden
dc.subject.translatedJTagen
dc.subject.translatedJTag analyseren
dc.subject.translatedboundary-scan architectureen
dc.subject.translatedModelSimen
dc.subject.translatedFPGAen
Vyskytuje se v kolekcích:Bakalářské práce / Bachelor´s works (KIV)

Soubory připojené k záznamu:
Soubor Popis VelikostFormát 
bakalarka.pdfPlný text práce616,66 kBAdobe PDFZobrazit/otevřít
A10B0390Phodnoceni.pdfPosudek vedoucího práce97,32 kBAdobe PDFZobrazit/otevřít
A10B0390Pposudek.pdfPosudek oponenta práce92,49 kBAdobe PDFZobrazit/otevřít
A10B0390Pobhajoba.pdfPrůběh obhajoby práce66,22 kBAdobe PDFZobrazit/otevřít
Zobrazit minimální záznam Zobrazit statistiky


Použijte tento identifikátor k citaci nebo jako odkaz na tento záznam: http://hdl.handle.net/11025/8666

Všechny záznamy v DSpace jsou chráněny autorskými právy, všechna práva vyhrazena.

hledání
navigace
  1. DSpace at University of West Bohemia
  2. Vysokoškolské kvalifikační práce / Theses
  3. Fakulta aplikovaných věd / Faculty of Applied Sciences
  4. Katedra informatiky a výpočetní techniky / Department of Computer Science and Engineering
  5. Bakalářské práce / Bachelor´s works (KIV)