Title: Návrh a simulace FT plánovacího algoritmu pro vícejádrový procesor a RT aplikace
Other Titles: Development and Simulation of Fault-Tolerant Multicore Real-Time Scheduling Covering Transient Faults
Authors: Krämer, Stefan
Advisor: Racek, Stanislav
Issue Date: 2016
Publisher: Západočeská univerzita v Plzni
Document type: disertační práce
URI: http://hdl.handle.net/11025/23712
Keywords: vícejádrové procesory;multiprocesorový výpočet;smp;plánování;bezpečnost;spolehlivost;monte-carlo simulace;spolehlivostní analýza;bezpečné softwarové zpracování;operační systémy reálného času;simulace orientovaná na události.
Keywords in different language: multicore;manycore;multiprocessing;smp;multicore-scheduling;safety;reliability;monte-carlo simulation;reliability analysis;safe software processing;real-time operating system;discrete event simulation
Abstract: Zvýšené požadavky na větší výpočetní výkon se nevyskytují pouze v oblasti PC, ale také v oblasti vestavěných počítačových systémů. Současné vestavěné systémy s požadavkem na zvýšený výpočetní výkon lze nalézt v mnoha aplikacích počínaje jejich využitím v domácnosti, zařízeních pro zábavu a v automobilech [1]. Navíc zejména v posledním jmenovaném využití přistupují požadavky na bezpečnost a spolehlivost zařízení. V budoucnosti lze předpokládat, že současný trend využití multiprocesorů ve spotřební elektronice se více projeví také v automobilovém a leteckém průmyslu. Přitom vícejádrové procesory nejsou výhodné pouze s ohledem na zvýšený výkon, ale nabízí také příležitost zvýšit spolehlivost zařízení zavedením redundantních prvků, které mohou být pružně implementovány i prostřednictvím SW. Uvažované vestavěné systémy často mají také zvýšené požadavky na dodržení časových limitů výpočtu, což je výzvou pro zdokonalování plánování úkolů ve vícejádrových procesorech, zejména pokud jde o globální dynamické real-time plánovače úkolů. Uvedené okolnosti spolu se zvýšenými požadavky týkajícími se spolehlivosti systému jsou motivací pro vývoj nových přístupů k vývoji SW. Zejména jsou zapotřebí plánovací postupy, které způsobí zvýšení odolnosti systému proti přechodným poruchám s minimální potřebou dodatečného HW, takže výsledný systém vyjde jako schopnější konkurence a zároveň jako cenově dostupný. K vyhodnocení výhod nově navrženého dynamického plánovacího algoritmu LB-Pfair pro vícejádrové procesory a časově kritické aplikace s uvažováním výskytu přechodných poruch HW je v předložené disertační práci využita metoda diskrétní simulace orientované na události.
Abstract in different language: The request for more powerful processing units is not only rising in the field of PCs, but also in the embedded domain. Nowadays embedded systems with a high demand for performance can be found almost everywhere, starting from households, entertainment devices and in the automotive domain [1]. Furthermore the latter have an increasing demand for safety, reliability and dependability. In the future the trend towards multi-processors in the entertainment and consumer industry will be visible moreover in the embedded domain in automotive and the avionic industry. Multicore processors are not only advantageous regarding the performance. But they also offer opportunities to increase the reliability and dependability by introducing redundancy, which can be flexibly implemented in software. These embedded systems often have hard real-time requirements, which as well result in challenges regarding multicore real-time scheduling, especially if global dynamic real-time schedulers are used. Combining these with the requirement of high reliability and the demand for dependability, results in the necessity to develop new software concepts. Especially scheduling strategies are required that can harden a system against such (transient) faults - with minimum additional hardware effort and therefore produce competitive and cost-effective embedded systems. In this thesis, discrete event simulation is used to evaluate the benefits of the newly developed dynamic hard real-time multicore scheduling algorithm LB-Pfair under the presence of transient hardware faults.
Rights: Plný text práce je přístupný bez omezení
Appears in Collections:Disertační práce / Dissertations (KIV)

Files in This Item:
File Description SizeFormat 
2015-12-17 Thesis_readyToPrint.pdfPlný text práce49,7 MBAdobe PDFView/Open
posudky-ODP-kramer.pdfPosudek oponenta práce4,23 MBAdobe PDFView/Open
protokol-ODP-kramer.pdfPrůběh obhajoby práce913,38 kBAdobe PDFView/Open


Please use this identifier to cite or link to this item: http://hdl.handle.net/11025/23712

Items in DSpace are protected by copyright, with all rights reserved, unless otherwise indicated.